`timescale 1ns / 1ps

module OSM(
input sclk,
input rst_n,
input D,
output O
);

reg Q1;

always@(posedge D or negedge rst_n)
begin
if(!rst_n)
    Q1 = 0;
else
    Q1 = sclk;
end

assign O = Q1;
endmodule